郝嘉诚

PERSONAL TECHNICAL PORTFOLIO

郝嘉诚

信息与通信工程博士在读 · 芯片设计与硬件安全研究

从熵源架构、电路实现到硅后验证，面向可信硬件系统交付可测量、可复核的工程结果。

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01 / 专业摘要

围绕硬件可信根，完成从电路到实测的系统工作。

当前关注集成电路硬件安全、真随机数发生器、物理不可克隆函数与智能图像传感芯片。研究工作覆盖架构选择、电路与版图、流片后测试、PVT 与安全鲁棒性验证，并以可复核数据支撑技术结论。

02 / 代表项目

以设计决策与实测证据说明工程贡献。

40 NM CMOS · FIRST AUTHOR · IEEE CICC 2024

CSRO-TRNG 低功耗真随机数发生器

Problem
在能耗、面积、PVT 适应性与频率注入攻击防护之间取得平衡。
My Contribution
完成多路异或电流饥饿环振熵源架构、参数优化、前仿真、版图后仿真、测试板联调与硅后实测。
Technical Approach
将多路异或电流饥饿环振与熵下界模型协同优化，将同类方案所需振荡器数量由 50–100 个压缩至 8 个。
Outcome
完成从电路设计到硅后测试的闭环，并以论文形式发表于 IEEE CICC 2024。

EVIDENCE

  • 8 oscillators
  • 331.5 μm² core area
  • 40 Mbps @ 0.6 V output
  • 97.9 fJ/bit energy
  • NIST SP 800-22 / 90B test

40 NM CMOS · TAPEOUT & MEASUREMENT

Single-Chain TRNG 高 PVT 容忍架构

Problem
降低传统双环结构对片间失配校准与偏置调节的依赖。
My Contribution
完成单个电流饥饿环振 TRNG 架构、时间量化电路、流片与实测分析。
Technical Approach
从环振内部不同级节点的相位差中提取抖动熵源，并通过扩展单相时钟计数完成时间量化。
Outcome
完成芯片流片和实测验证，形成高 PVT 容忍条件下的随机性与性能数据。

EVIDENCE

  • 69.8 Mbps output
  • 2.9 pJ/bit energy
  • ≈ 241 KF² core area
  • -40°C to 120°C temperature
  • 0.9 V to 1.3 V supply

03 / 研究方向与核心能力

技术能力围绕实际交付链条组织。

芯片架构

围绕熵源、时序量化、低功耗与鲁棒性完成电路级设计取舍。

电路实现

使用 Cadence Virtuoso 与 Innovus 进行仿真、版图实现和后仿真分析。

硅后验证

组织 PVT、老化、随机性与抗攻击测试，将原始结果整理为可追溯证据。

系统协同

使用 Vivado、Python、Verilog 与 SystemVerilog 支持采集、分析和原型联调。

04 / 精选论文

正式发表与审稿中工作分开呈现。

正式发表

  1. 2024 · IEEE CICC · First AuthorA 98fJ/Bit Current-Starved-Ring-Oscillator-Based TRNG with High PVT Tolerance and Resilience to Frequency Injection Attack Up to 1V
  2. 2025 · IEEE TCAS-IIA 1.46pJ/bit, 149KF² RO TRNG Based on Reference-RO-Free Thresholding of Jitter Accumulation
  3. 2023 · IEEE TCAS-IIA 2.5 pJ/bit PVT-tolerant True Random Number Generator Based on Native-NMOS-Regulated Ring Oscillator
  4. 2023 · IEEE TCAS-IIA 3.02 pJ/bit 3T-APS-Based In-Sensor Strong PUF Featuring Near-100% Hardware Reuse Ratio and High Resilience to Machine Learning Attacks
  5. 2023 · IEEE ISCASA Subthreshold-Inverter-Based Strong PUF with High Reliability and Energy Efficiency
  6. 2023 · IEEE CICCA 166F²/bit 0.0136%-Native-BER Physically Unclonable Function Based on Gate-Overhang-Shortened Transistor

Under Review

暂未在公开主页中列出审稿中稿件，以已确认的正式发表成果为准。

05 / 工作与研究经历

以研究课题为主线，持续积累芯片设计与验证能力。

2023 — 至今

智能图像传感芯片研究

围绕智能图像传感芯片与事件相机相关神经网络算法开展研究。

2020 — 至今

集成电路硬件安全研究

围绕 TRNG 与 PUF 开展硬件安全电路设计、仿真验证、流片测试与论文研究。

06 / 教育背景

教育经历

2023 — 至今

深圳大学 · 信息与通信工程

博士在读。研究方向包括集成电路硬件安全、智能图像传感芯片与事件相机相关算法。

2020 — 2023

深圳大学 · 电子科学与技术

硕士。研究方向为集成电路硬件安全，包括真随机数发生器与物理不可克隆函数芯片设计。

2014 — 2018

福州大学 · 车辆工程

学士。

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